Optimization and Verification of Current-Mode Multiple-Valued Digit ORNS Arithmetic Circuits (Englisch)
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In:
IEEE international symposium on multiple-valued logic
8
;
2073-2079
;
2010
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ISSN:
- Aufsatz (Konferenz) / Print
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Titel:Optimization and Verification of Current-Mode Multiple-Valued Digit ORNS Arithmetic Circuits
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Beteiligte:Inaba, M. ( Autor:in ) / Tanno, K. ( Autor:in ) / Tamura, H. ( Autor:in ) / Ishizuka, O. ( Autor:in ) / Kameyama, M. / Institute of Electrical and Electronics Engineers
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Kongress:39th, IEEE international symposium on multiple-valued logic ; 2009 ; Okinawa, Japan
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Erschienen in:IEEE international symposium on multiple-valued logic , 8 ; 2073-2079IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS E SERIES D ; 93, 8 ; 2073-2079
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Verlag:
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Erscheinungsdatum:01.01.2010
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Format / Umfang:7 pages
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ISSN:
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Medientyp:Aufsatz (Konferenz)
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Format:Print
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Sprache:Englisch
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Schlagwörter:
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Datenquelle:
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