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Study of machine to machine overlay error for sub- memory devices
American Institute of Physics | 2008| -
Study of process contributions to total overlay error budget for sub- memory devices
American Institute of Physics | 2007| -
Application results of lot-to-lot high-order and per-shot overlay correction for sub-60-nm memory device fabrication
Online Contents | 2009|Beteiligte: Lee, Junghyeon -
Study of machine to machine overlay error for sub-60-nm memory devices
Online Contents | 2008|Beteiligte: Lee, Junghyeon -
Metrology and Inspection - Optimization of Sample Plan for Overlay and Alignment Accuracy Improvement
Online Contents | 1999|Beteiligte: Lee, Junghyeon -
Study of process contributions to total overlay error budget for sub-60-nm memory devices
Online Contents | 2007|Beteiligte: Lee, Junghyeon -
RESEARCH ARTICLES - SECTION III - Nanofabrication - Fabrication of Poly-Silicon Nano-Wire Transistors on Plastic Substrates
Online Contents | 2007|Beteiligte: Lee, JungHyeon
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