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Die Realisierbarkeit von Chip-to-Chip-Verbindungen mit mehreren parallelen Kanälen bei Datenraten von 10 Gbit/s in CMOS-Technologie wurde untersucht, aus zeitlichen Gründen mit Beschränkung auf den Entwurf von Empfängerschaltungen, die die kritische Stelle bei hohen Datentransferraten darstellen. Die wichtigsten bekannten Verfahren zur Takt- und Datenrückgewinnung werden vorgestellt und hinsichtlich ihrer Eignung für Chip-to-Chip-Verbindungen miteinander verglichen, wobei sich die PLL-basierten CDR-Systeme als die beste Variante herausgestellt haben. Um der gegenseitigen Störung benachbarter Datenübertragungskanäle bzw. VCOs vorzubeugen, wurde für Mehrkanalanwendungen eine Architektur entwickelt, die nur eine zentrale PLL zur Erzeugung eines hochfrequenten Systemtaktes aus einem niederfrequenteren Referenzsignal benutzt. Die eigentliche Taktrückgewinnung wird für jeden Kanal mit Hilfe einer DLL realisiert, die die Phase des Systemtaktes mit Hilfe von Phaseninterpolation an die Daten anpasst. Dadurch können auch kleine Frequenzunterschiede zwischen den Daten und dem Systemtakt ausgeglichen werden. Für den Phaseninterpolator wurde eine neue analoge Steuerung entwickelt, um die Nachteile von digital gesteuerten Phaseninterpolatoren wie Quantisierungsjitter und begrenzte Regelungsgeschwindigkeit zu umgehen. Die Schaltung ist unempfindlich gegenüber Störungen auf den Versorgungsspannungsleitungen. Die Hochgeschwindigkeitsschaltungen der DLL wie der Vorverstärker, die Taktbuffer und die Latches im Phasendetektor wurden in Current-Mode-Logic (CML) realisiert. Für den Entwurf dieser CML-Schaltungen wurden allgemeine Regel hergeleitet, die ein systematisches Vorgehen bei der Bauteildimensionierung ermöglichen. Messungen zeigten, dass der erste Entwurf der DLL die SDH/SONET-Jittertoleranz-Spezifikation bei einer Datenrate von 10,8 Gbit/s erfüllte. Bei unverjitterten Eingangsdaten wiesen die Regenerierten, 1:4-gedemultiplexten Ausgangsdaten einen RMS-Jitter von 3,2 ps auf. Der Leistungsverbrauch der DLL betrug 220 mW. Messungen mit einer Datenrate von 13,2 Gbit/s wiesen keine signifikant schlechteren Ergebnisse auf, womit das Geschwindigkeitspotential der DLL gezeigt werden konnte. Um das Verhalten der DLL zu verbessern, wurde eine zweite Ladungspumpe hinzugefügt, wodurch die DLL ein Regelverhalten zweiter Ordnung erhielt. Dadurch konnte die Abhängigkeit der Jittertoleranz vom Frequenzoffset zwischen den Eingangsdaten und dem Systemtakt minimiert und somit die Jittertoleranz insgesamt verbessert werden. Zusätzlich wurde der Vorverstärker um eine Equalizer-Funktion erweitert, so dass das Tiefpass-Verhalten des Übertragungskanals, das ISI-Jitter im Datensignal verursacht, teilweise kompensiert werden kann.