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Die minimalen Strukturgrößen in modernen Halbleiter-Technologien liegen derzeit bei etwa 30 nm. Nach den Planungen der Halbleiter-Industrie werden die Abmessungen in den nächsten Jahren noch weiter bis herunter auf etwa 10 nm skalieren. Seit einigen Jahren sagen unterschiedliche Autoren für solche Strukturen neue und häufigere Fehler-Effekte voraus, die sowohl die Ausbeute bei der Fertigung, die Zuverlässigkeit im laufenden Betrieb und die Lebensdauer nachhaltig beeinflussen können. Benötigt werden deshalb zunehmend Technologien, die es gestatten, hoch-zuverlässige Systeme aus nicht hoch-zuverlässigen Komponenten zu bauen. Architekturen und Verfahren, die in digitalen integrierten Schaltungen transiente (vorübergehende, nicht permanente) Fehler erkennen und kompensieren können, sind bekannt und werden praktisch eingesetzt. Verfahren der Selbstreparatur für permanente Fehler sind für reguläre Strukturen wie Speicher-Bausteine bekannt, gestalten sich aber für irreguläre Logik-Baugruppen, wie sie z. B. in Prozessoren unvermeidlich sind, sehr viel schwieriger. Bekannt sind Verfahren, die auf der Implementierung von Logik durch feld-programmierbare Gate-Arrays (FPGA - field-programmable gate array) aufbauen. Wegen des hohen Basis-Aufwandes für die FPGAs sind diese Verfahren aber ökonomisch fraglich. Entwickelt wurden deshalb Verfahren zur Implementierung von Selbstreparaturfunktionen auf der Basis gewöhnlicher CMOS-Logik. Vorgestellt werden die Architektur, Testverfahren, Aufwandsabschätzungen und Grenzen.
For several years, authors have predicted that nano-scale integrated devices and circuits will have a rising sensitivity to both transient and permanent fault effects. Essentially, there seems to be an emerging demand of building highly dependable hardware/software systems from unreliable components. Most of the effort has so far gone into the detection and compensation of transient fault effects. More recently, also the possibility of repairing permanent faults, due to either production flaws or to wear-out effects after some time of operation in the field of application, needs further investigation. While built-in self test (BIST) and even self repair (BISR) for regular structures such as static memorier (SRAMs) is well understood, concepts for in-system repair of irregular logic and interconnects are few and mainly based an field-programmable gate-arrays (FPGA) as the basic implementation. In this chapter, the authors try to analyse if and how logic (self-) repair may become feasible and at what cost, without relying an FPGA technology.