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Im Rahmen der durchgeführten Arbeiten wurden Methoden und Modelle entwickelt, die es ermöglichen, integrierte Schaltkreise entsprechend ihres Einsatzfalles EMV-gerecht zu entwerfen. Es wurden Vorschriften erarbeitet, die beim logischen und elektrischen Entwurf sowie beim Layout der IC-Entwicklung beachtet werden müssen, um eine Schädigung des IC bei auftretenden Störungen zu vermeiden beziehungsweise eine störungsfreie Funktion des IC in seiner Umgebung zu gewährleisten. Schaltungen mit erhöhten Anforderungen bezüglich EMV wurden unter genauer Analyse der Layoutkonfiguration anhand von Teststrukturen erprobt. Im Rahmen der Untersuchung der EMV-Problematik wurde großes Augenmerk auf auf die Untersuchung der ESD-Festigkeit (Electrostatic Discharge) von integrierten Schaltkreisen gelegt. Der Einfluß von Schaltungsvarianten und Layoutkonfigurationen auf das ESD-Verhalten wurde untersucht. Zur Bewertung des EMV- und ESD-Verhaltens von Bauelementen wurden neue Meßmethoden eingeführt beziehungsweise weiterentwickelt und optimiert. Zur Bewertung der EMV-/ESD-Festigkeit war es erforderlich, umfangreiche Fehleranalyseuntersuchungen durchzuführen und neue Fehleranalysemethoden anzuwenden.